PCIe 物理层逻辑部分基础（三）

这一篇文章来继续聊一聊接收端物理层逻辑子层的实现细节。回顾一下之前的那张图片：

其中的一个Lane的具体逻辑如下图所示：

其中，Rx Clock Recovery从输入的串行数据流中提取出Rx Clock。当Rx Clock稳定在Tx Clock的频率上（Rx Clock locked on to the Tx Clock Freq）时，我们就称接收端取得了Bit Lock。

如果链路（Link）处于低功耗状态（比如L0s或者L1）时，接收端此时会失去同步（即Losing Bit Lock）。为了避免物理层认为这是一个错误（异常），发送端会发送一个电气空闲命令集（Electrical Idle Ordered Sets，EIOS）通知接收端，即将进入低功耗状态。此时，接收端会临时关闭（De-gate）其输入。

注：这里的关闭（De-gate）并非是直接关闭输入端口，只是暂时不对输入端口上的数据进行处理。

当发送端需要唤醒链路（Link）时，会首先发送一定数量的FTS Ordered Sets，并重新取得Bit Lock和Symbol Lock。

接收端的链路De-Skew逻辑如下图所示：

Gen1和Gen2的PCIe采用COM字符来进行De-Skew，如果COM没有同事出现在每个Lane上，那么先到达的COM会被延时一会，以实现Lane的同步。很显然，这种机制只能校正比较小的Skew，也就是说Lane-to-Lane的Skew有一个最大值，超出这个最大值，De-Skew也无能为力了。如下表所示：

接收端的8b/10b解码器结构如下图所示：

以下情况，被认为是编码冲突（Code Violation），即该字符在传输过程中发生了错误：