PCIe 6.0 – PCIe 6.0 初学者指南

本文深入探讨 PCIe 6.0，详细分析它是什么、它的重要特性以及它如何改变计算格局。

在不断发展的计算机技术世界中，硬件组件之间更快的数据传输和通信至关重要。外围组件互连高速 (PCIe) 一直处于这一增长的前沿，最近发布了 PCIe 6.0，这代表着数据传输速率和功能的又一次重大改进。

什么是 PCIe 6.0？

用于将高速组件连接到 CPU 的通用接口称为外围组件互连高速 (PCIe)。PCIe 标准由 PCI 特别兴趣小组 (PCI-SIG) 于 2003 年首次提出，现已成功发展到第六代。为了支持人工智能(AI) 和机器学习 (ML) 等新的计算密集型应用，PCIe 6.0 引入了许多新特性和功能。

PCIe Gen6 将数据速率提高了一倍，同时保持了与前几代产品的向后兼容性，就像所有之前的更新一样。除了为下一代 GPU、超高速非易失性存储器 Express (NVMe) 和 Compute Express Link (CXL) 解决方案提供足够的容量外，PCIe 6.0 带宽还允许切换到 800G 以太网以处理云计算工作负载。带宽加倍的传统首次需要进行重大调制 (PAM4) 和纠错 (FEC) 升级。

为什么需要 PCIe 6.0？

就 2015 年之前用例所需的可用带宽而言，PCIe 远远领先于竞争对手。由于没有更快运行的商业动机，规范的发展速度较慢。自 2015 年以来，全球数据流量猛增。随着数据中心转向 100G 以太网（及更高），服务器和网络设备中的 PCIe 互连成为瓶颈。

PCIe 6.0 规范完全支持数据中心向 800G 以太网的切换：800 千兆位/秒 (Gb/s) 所需的带宽为 100 GB/s，在 x16 PCIe 6.0 链路的 128 GB/s 限制范围内。800G 以太网与 PCIe 一样，是全双工的。此外，PCIe 6.0 不仅仅是由数据中心的网络和通用计算驱动的。人工智能和机器学习的加速器不断渴望更大的带宽。速度对于处理人工智能/机器学习训练模型至关重要，加速器传输数据的速度越快，训练就越有效、越经济。

PCIe 6.0 在 PCIe 5.0 基础上有何改进？

对 PCIe 协议进行了重要更新，以提高速度并降低延迟：

PAM4 调制

PAM4 调制采用四个振幅脉冲（每个脉冲包含两位），使二进制不归零 (NRZ) 调制的带宽翻倍，从而实现高速数据传输。由于引入了 PAM4，现在可以实现 64 GT/s 的数据速率，同时降低信道损耗并扩大覆盖范围。

前向纠错 (FEC)

尽管 PAM4 对于 PCIe Gen 6 提高吞吐量至关重要，但紧密间隔的电压电平会降低信噪比 (SNR) 并提高误码率。前向纠错 (FEC) 弥补了这种性能上的不足。PCIe 6.0 规范将额外的 FEC 延迟限制为 2 纳秒或更短。为了将链路重试几率保持在较低水平，FEC 和 CRC（循环冗余校验）协同工作。

FLIT 模式：

由于 FLIT 模式，添加 FEC 现在是一个优点而不是缺点。为了支持 FEC 的固定数据包大小要求，PCIe 6.0 包含基于流控制单元 (FLIT) 的编码。通过消除在物理层对数据包进行分组的必要性，此修改还简化了数据管理程序，降低了延迟并提高了效率。

PAM4 信号的影响

PCIe Gen 6 增加了四级脉冲幅度调制 (PAM4)，这一点很重要。为了提高 PCIe 6.0 性能并支持即将到来的技术市场，PCI-SIG 确定需要进行升级。自 2017 年纳入 IEEE 802.3 以太网标准以来，PAM4 信号已扩展到整个高速网络组件。

PAM4 与 NRZ

对于所有前几代 PCIe，简单的非归零信号传输（仅包含两个信号电平（1 或 0））通过正电压或负电压表示数字信息就足够了。通过使用四个离散信号电平（0、1、2 和 3），每个信号电平都带有两位逻辑，PAM4 可提供更高的带宽。

信号分析

由于信号噪声、失真和色散水平的增加，PAM4 的加入带来了重大的技术障碍。为了评估信号完整性和电压和时间裕度方面的通道裕度，PAM4 使用三眼图。借助失真和自适应均衡技术，信号劣化问题得以减少。

互操作性

从 PCIe 3.0 开始使用的 128b/130b 编码技术转换为 PAM4/FLIT 编码也带来了互操作性问题。PCI-SIG 增加了额外的电路和逻辑，以与旧的 NRZ 电路和逻辑共存，以解决这个问题。为了避免为每种模式分配单独的引脚和插槽，增加这种费用是必要的权衡。

PCIe 6.0 编码

在 PCIe 1.0 和 2.0 版本中，每 8 位数据在传输之前都会转换为 10 位字符，这会导致 20% 的开销（即使您只尝试发送 8 位数据，也必须传输 10 位数据）。为了传输相同的 2 位额外数据，PCIe 3.0、4.0 和 5.0 都采用 128b/130b 编码，从而将开销降低到仅 1.5%。

根据 PCI-SIG 的说法，由于 PCIe 6.0 使用 1 位到 1 位 (1b/1b) 编码，因此编码的数据开销极小。这意味着，如果您想在 PCIe gen 6 上发送 8 位，则只需发送 8 位。不过，开销仍然以额外的 FEC/CRC 数据包的形式存在。

PCIe 6.0 增强功能

在讨论 PCI Express 基础标准修订版 6.0 时，PAM4 和 FEC 成为关注的焦点。这些众所周知的功能提高了效率和有效性，同时也使协议分析、错误检测、干扰和跟踪分析的测试程序变得复杂。PCIe6 规范还包括以下升级：

• 循环冗余校验 (CRC)：除了 FEC，还包含循环冗余校验错误检测。CRC 编码可检测错误，而 FEC 则通过提供新数据来纠正接收器的问题。这种辅助纠错模式使 PCIe 6.0 FEC 的“轻量级”版本成为可能，同时还降低了延迟。

• 全新 L0p电源状态：由于 PAM4 信号消耗更多能源，因此节能设计改进备受关注。与电灯开关的调光器类似，名为 L0p 的全新低功耗状态可在不停止数据流的情况下增加或减少带宽。与 PCIe 5.0 相比，这提高了电源效率。

• 组件测量和认证 (CMA)：PCIe 6.0 规范高度重视安全功能。每个 PCIe 设备都有一个由 CMA 使用固件生成的加密签名。为了识别或预防安全风险，工程师和 IT 团队会检查签名的准确性。另一个保护 PCIe 6.0 FLIT 数据包免受黑客攻击的新安全功能是完整性和数据加密 (IDE)。

PCIe 6.0 规格特点

• 64 GT/s 原始数据吞吐量和 x16 配置，最高可达 256 GB/s
• PAM4 信令，使用市场上现有的 PAM4 技术
• PAM4 信令会导致比特误码率增加，但轻量级前向纠错 (FEC) 和循环冗余校验 (CRC) 可以降低这种增加。
• PAM4 调制由基于 Flit（流控制单元）的编码支持，其还利用 FEC 和 CRC 将带宽增益提高四倍。
• Flit Mode 更新的数据包架构提供了更多功能并简化了处理。
• 保持与所有前几代 PCIe 技术的兼容性

PCIe Gen 6 速度支持高级应用程序

尽管设计和效率有所升级，但 PCIe Gen 6 速度仍然受到公众和业界的关注。得益于双倍定制的扩展，PCIe 6.0 的性能得到了显着提升。这提高了当前用例的性能，同时为 PCIe 接口开辟了新的可能性。

为了为连接的设备创建共享内存池，Compute Express Link (CXL) 利用了 PCIe 5.0 功能，该功能支持替代协议。CXL 实施的初始部署使用了 PCIe5 速度。有了 PCIe6，CXL 应用预计将进一步增长。

800G 以太网需要 8 个通道和 100 GB/秒的带宽。由于高密度交换机和其他高带宽应用、超大规模数据中心从 400G 迅速过渡到 800G。由于数据中心的快速扩张，需要带宽为 128 GB/秒的 x16 PCI Express 6.0 链路。

工业 4.0、无人驾驶汽车和物联网 (IoT) 是数据密集型应用的几个例子，随着新 5G 网络的推出，这些应用将继续增长。PCIe 6.0 的 64 GT/秒数据吞吐量和低延迟可满足这些新用例的需求。

随着带宽和延迟需求的不断增长，军事和航空航天应用不断受益于 PCIe 高速数据传输，用于复杂的卫星通信、高分辨率传感器和机载数据处理系统。PCIe 6.0 速度翻倍支持这些企业不断采用新技术。

PCIe 6.0 要求已在超大规模数据中心中得到早期采用。超大规模行业已准备好采用 PCIe Gen 6 速度来保持性能、可扩展性和效率目标，尽管消费品可能落后一代甚至更多。使用堆叠芯片技术的 PCIe 6.0 SSD 减轻了超大规模存储容量限制。

PCIe 6.0 技术被人工智能(AI) 和机器学习 (ML) 用于高带宽 GPU 和 AI 加速器接口。PCIe Gen 6 提供了跨众多处理器的 ML 训练周期所需的极快传输速率。超大规模数据中心中的分解式高性能计算 (HPC) 可以满足 AI 引擎的需求。

通过使用多态量子比特代替传统计算比特，量子计算有可能重新定义处理速度。即使量子计算仍处于起步阶段，但如果没有 PCIe 6.0 的快速数据传输和纠错功能，指数级更快的处理速度也毫无用处。

PCIe 6.0 是否向后兼容？

PCIe 6.0 向后兼容所有早期 PCIe 版本，就像所有 PCIe 版本一样。请务必记住，速度较慢的版本只能以受限的速度传输数据。例如，当连接到 Gen 6 插槽时，PCIe 5.0 SSD 只能以 PCIe 5.0 速度运行。反之亦然；当插入 Gen 5 插槽时，PCIe 6.0 SSD 将以 Gen 5 速度传输数据。

PCI 6.0 及更高版本

为期三年的开发周期经历了巨大的架构障碍和进步，最终于 2022 年 1 月发布了 PCIe 6.0。PCIe Gen 6 的设计人员坚持了新 PCIe 版本的标准，并通过保持向后兼容性同时进一步将速度提高三倍，为后续几代产品提高了标准。

作为正式 PCIe Gen 6 规格公告的一部分，PCI-SIG 强调了 PCIe 6.0 技术的复杂用途，这些用途已经超越了 PCIe 5.0 连接和 SSD 的限制。

PCIe 7.0 预计将于 2025 年发布，PCI-SIG 预计将在可预见的未来保持其三年的发布节奏。PAM4 调制和 FEC 将继续保留，同时 16 通道链路的双向吞吐量将达到 512 GB/秒。

HPC、AI/ML 和量子计算的最新发展将通过额外的设计改进来提高效率和覆盖范围，从而达到下一个性能高峰。继续这一发展浪潮的秘诀将是 PCIe 测试和故障排除程序。

结论

总之，PCIe 6.0 代表了数据传输技术和计算机硬件的重大进步。得益于其惊人的数据速度、更高的效率和扩展的功能，它有可能彻底改变从游戏和娱乐到数据中心和科学计算等许多行业。随着数字时代的发展，对更快、更有效的数据传输的需求只会增加，而 PCIe 6.0 完全有能力满足这些需求。

PCIe 6.0 结合了节能和与先前 PCIe 版本的向后兼容性，为消费者和制造商提供了无缝过渡。PCIe 6.0 的未来似乎一片光明，虽然它可能需要一段时间才能在计算行业得到广泛应用，但它肯定会在决定下一代高性能计算系统方面发挥重要作用。因此，请继续关注 PCIe 6.0，因为它将继续彻底改变我们在线连接和通信的方式。

在此探索常见问题：

1）什么是 PCIe 6.0 flit 模式？

PCIe 6.0 规范采用的流控制单元 (FLIT) 编码可实现最高效率和最低延迟。由于要求对固定大小的数据包进行纠错，因此在 PCIe 6.0 设计中使用了 FLIT。

2）PCIe Gen 6 的延迟是多少？

尽管 PAM4 对于 PCIe Gen 6 提高吞吐量至关重要，但紧密间隔的电压电平会降低信噪比 (SNR) 并提高误码率。对于这种性能权衡，前向纠错 (FEC) 可以弥补。PCIe 6.0 规范将额外的 FEC 延迟限制在 2 纳秒或更短。

3）PCIe 6 FLIT 有多大？

256 字节

由于FEC只能对固定大小的数据包进行操作，因此PCIe 6.0采用256字节FLIT作为数据传输单元的默认大小。

4）PCIe 6.0 用于什么？

数据中心、AI/ML、HPC、汽车、物联网和军事/航空航天等数据密集型应用的连接解决方​​案是 PCIe 6.0 技术，它既经济实惠又可扩展。

5）PCIe Gen 6 有哪些特点？

PCIe 6.0 将数据吞吐量提升至每秒 64 千兆传输 (GT/s)，速度是 PCIe 5.0 的两倍。对于 x16 链路，链路带宽可达每秒 128 千兆字节 (GB/s)，这是图形和网络设备的典型特征。

6）PCIe 6 的最大速度是多少？

PCI 特别兴趣小组已经发布了 PCIe 6.0 的完整规范，其带宽比 PCIe 5.0 增加了一倍，在 x16 插槽上理论最大双向速度可达 256GBps（单向 128GBps）。

7) 什么是 PCIe 6 2 针连接器？

6+2 针连接器从技术上讲是 8 针连接器，但由于它分为两半，因此您也可以根据需要将其用作 6 针电源线。

8) PCIe 6 针连接器用于什么？

低端和中端显卡通常具有 6 针电源连接。6 针电源连接器完全避开主板，间距为 4.2 毫米，可从外部电源吸收高达 75 瓦的功率。